5. レイアウト入力と検証

先に回路図入力したMUX2のレイアウトを手動で作成する。基本論理ゲートの配線パターンを予め用意してあるので、論理ゲート間の配線を設計すればよい。もし、余力があれば、付録1：MOSFETからの回路設計と付録2：MOSFETからのレイアウト設計にも挑戦してみよう。

  1. レイアウトの作成

    Library Manager のメニューより、[File] → [New] → [Cell View...] を選び、New File フォームに下記の設定を行い、MUX2 セルの中に Layout View を作成する。Layout Viewを作成すると、レイアウトエディタが自動的に起動する。次回からは、Library ManagerでLayout Viewをダブルクリックすると、データを読み込んだ状態でレイアウトエディタを起動することができる。

    Libraryic1
    CellMUX2
    Viewlayout
    Typelayout
    Open withLayout L
    Always use this application for this type of fileCheckを入れる

    レイアウトエディタの基本操作

    レイアウトエディタは、パレットとレイアウト画面から構成される。パレットはドラッグするとレイアウト画面から取り外すこともできる。レイアウト図の作図では、編集したいレイヤを、パレットで選択してから、レイアウト画面上で図形を描いていく。パレットにはいろいろなレイヤーが表示されているが※、実際に使うのは、下の表の3種類だけである。それ以外のレイヤーのパターンは、既にマスター上に作り込まれているので、ユーザが変更することはできない。

    ※ レイアウト図は、複数のレイヤー上に描かれたパターンを重ねて表示した図である。パレットには、n-well(DNW)、p+(DPDIFF)、n+(DNDIFF)、ゲートPoly-Si(GP)、コンタクト(C)、第1層メタル(M)、VIA(SC)などのレイヤーが表示されているので、どのような色やパターンが割り当てられているか確認しておこう（好みに応じて変更することもできる）。

    Fig.5.1

    使用するレイヤー
    レイヤー名使用目的
    SM第2層メタルの配線パターンを入力
    SMtext第2層メタルの配線名を入力
    COMMENTコメントの図形や文字を入力

    レイアウトエディタのツールバーにあるWorkspace欄で、Basicを選択すると、ウインドウの左下の方にNavigatorとProperty Editorのタブが追加表示される。Navigatorには、レイアウトに使用されている配線やインスタンス（呼び出されたモジュールなどのデータ）のリストが表示されるので、これをクリックして、そのオブジェクトを選択することができる。Property Editorでは、選択したオブジェクトの座標などの値を変更することができる。

    ツールバーに数字を入力する欄があるが、ここには、Display Stop Level（表示階層数）を設定する。もし、この値が0になっていたら、5〜10程度の値を入力しておこう。インスタンスの階層をどこまで表示するかを決める値である。値が 0 だとインスタンスの枠だけが表示され内部の構造は表示されない。

    Fig.5.2
    レイアウトエディタの画面

    コマンドを起動するには、以下の3種類の方法がある。

    1. メニューからプルダウンメニューを辿って、所望のコマンドを選択する方法
    2. 予めキーボードの各キーにコマンドが割り当てられているバインドキーを使用する方法
    3. レイアウトエディタのツールバーのアイコンをクリックする方法

    メニューバーからコマンドを辿ると、最終的なコマンドのリストの右端に、バインドされたキーが示されている。バインドキーを使用すると格段に作業効率が良くなるので、よく使用するものは覚えておこう。主なコマンドは、下記のレイアウトエディタ・コマンド解説に説明してあるので、必要に応じて参照すること。

    Fig.5.3

    レイアウトエディタのツールバー（括弧内はバインドキー）

    ---> レイアウトエディタ・コマンド解説

    レイアウト手順

    1. 初期設定
      [Options] → [Display...]を選択し、表示されたDisplay Optionsフォームで以下のように設定を行う。設計規則により、各レイヤーには、オブジェクトの端や角を配置できる座標間隔（グリッド）が指定されているため、好きな座標に図形を置くことはできない。このため、適切なスナップを設定して、オフグリッドが発生しないようにする。設定したら、Save To で設定を保存してから、OKボタンでDisplay Optionsフォームを終了する。

      Display Levels Start0
      Stop10
      Grid Controls Minor Spacing6
      Major Spacing60
      X Snap Spacing12
      Y Snap Spacing12
      Snap Modes Createorthogonal
      Editorthogonal

    2. マスターの呼び出し
      先にマスターのレイアウトを表示してから配線を行う。

      1. レイアウトエディタのツールバーのインスタンスの配置（iキー）をクリックすると、Create Instanceフォームが現れる
      2. Browse...ボタンをクリックするとLibrary Browserが現れる
      3. Library = GAMASTER, Cell = MASTER, View = layout を選ぶ
      4. レイアウト編集画面の中央をクリックしてから、ESCキーを押してインスタンス配置モードを終了

      fキーを押して、チップの全体像を表示させた後、CTRL+zキーを数回たたくか、画面中央部をマウスの右ボタンを押しながらドラッグして画面を拡大すると、MOSFETや第1層メタルなどのパーツが見えてくる。マスターの中央を座標(0, 0)に配置する必要があるため、以下の操作によりマスターの座標を確認する。

      1. Navigatorのウインドウで I1 (MASTER)をクリック（もし表示されていなければ、Instancesをクリック）
      2. Property Editorタブをクリックし、Origin = [0, 0] となっているか確認する
      3. Origin = [0, 0]となっていない場合は、Origin左側の + マークをクリックして展開し、X, Y の右側の数値を0に書き換える
      4. fキーを押して、チップの全体像を表示させ、マスターの中央が座標中央（縦横の白線が交差している点）に来ているか確認する。

      以上で、マスターの配置ができたが、レイアウトの編集中にマスターの位置が動いてしまうと、それ以降の配線はすべてエラーになるので、時々、マスターの座標をProperty Editorで確認するとよい。

      Fig.5.4

      マスターは、4つのエリアに分割されており、4個の独立した回路を搭載できる。電源も分離されており、各エリアへ電源を供給するパッド※1の配置は、上の図のようになっている。複数のエリアにまたがって回路を配置する場合は、電源リング※2も相互に接続する必要がある。

      ※1　パッドは、外部との接続のためにチップ周囲に並べられた電極である。内部のvdd, vssに接続するパッドと、信号を入出力するパッドがあり、信号用のパッドには、ESD回路（静電気から内部回路を保護する回路）が内蔵されている。
      ※2　電源リングは、チップの周囲に張り巡らされた、vddとvssの配線である。ここから内部の回路へと電源配線が引き出されている。

      マスターの内部には、n-ch MOSFET, p-ch MOSFET, 第1層の配線部品、キャパシタ、抵抗（3種類）を横に並べた行が複数用意されている。MOSFETは、下図のような構成になっており、各電極には、シアンの第2層メタルへの接続部が用意されている。

      Fig.5.5

    3. インスタンスの配置
      チップ上の回路搭載予定位置の付近を、マスター上の部品が見えるまで拡大表示する。レイアウトエディタの表示拡大は、]キーを数回たたくか、拡大したい部分をマウスの右ボタンを押しながらドラッグすることにより実行できる。

      1. レイアウトエディタのツールバーのインスタンス配置（iキー）をクリックするとCreate Instanceフォームが現れる
      2. BrowseボタンをクリックするとLibrary Browserが現れるので、下記のセルを選び、レイアウトエディタ上の適当な位置に配置する
      3. ESCキーでインスタンス配置モードを終了
      4. インスタンスした配線データをマスターの部品と接続するように、適切な位置に移動させる
        • 呼び出されたデータは、第2層メタルの配線のみのデータである
        • インスタンスを移動させるには、オブジェクトの移動コマンド（mキー）を使う
        • インスタンスの周囲は、目印の白線で囲ってあるので、互いに重ならないように配置する
        • [注意] 下図はインスタンスの置き方を示すものであり、まだ配線はしなくてよい

        LibraryCellView必要個数
        MeRLINV01layout1
        MeRLNANDlayout3

      Fig.5.6

      [重要] よく見ると、MOSFETのゲート電極（緑）の本数が回路図のMOSFET数よりも多い。例えば、INV01の回路図には、MOSFETは、n-ch 1個、p-ch 1個の合計2個しか使用していないが、上記のレイアウトでは、4本のポリシリコンが使われている。INV01セルの右側のゲートポリシリコン（緑）は、n-chがVSS配線、p-chがVDD配線に接続されていて、常にOFFの状態になっている。実は、このマスター上では、同じ行にあるMOSFETは独立しておらず、隣の回路とショートするため、ゲートをOFFにすることにより、隣接した回路を電気的に分離するために使用している。

    4. 配線
      INV01やNANDなどを呼び出して適切な位置に配置すれば、既に、論理ゲート内部の配線は完了している。次に、論理ゲート間の配線を実行する。各セルのレイアウトには、A, B, Z, VDD, VSSなどの配線名が付けられているので、これを頼りに、第2層メタル(SM)レイヤーを使い、回路図に従って配線を行う（回路図を見ながら配線をするため、回路図を画面上で確認するのではなく、手元の紙に書いておくとよいだろう）。当然、論理ゲート内の余っている第1層メタル配線（赤）を利用して配線を行うことができるが、第1層メタル配線は、マスタースライス上に製造済みの配線なので、自分で第1層メタル配線（赤）をしてはならない。

      1. レイアウトエディタのツールバーより、配線（細い線のアイコンまたはwキー）を選ぶ
      2. 配線の接続開始場所（シアンのSMレイヤーの箇所）をクリックしてマウスを移動させると（ドラッグではない、クリックしたレイヤーで配線が引き出される
        複数のレイヤーが重なっている場所をクリックした場合は、Choose object to tapというフォームが表示されるので、配線をしたいレイヤーをクリックして選ぶ
      3. 配線を選ぶとマウスカーソルの動きについて配線が伸び、クリックするとその位置で配線を折り曲げることができる
      4. 接続先のSMレイヤの配線をクリックするか、またはダブルクリックで、配線を終了する

      配線例を下図に示す（クリックで拡大）。この例では、n-ch MOSFET, p-ch MOSFETを2行づつ使用している。配置済みの第1層メタル（赤）を上手く使って、第2層メタル（シアン）の配線同士がショートしないようにしよう。
      Fig.5.7

    5. パッドへの接続
      パッドは、チップ外部への接続のため、チップの周囲に配置された大型（通常、数10um）の電極である。パッドの上部には保護膜層がなく、金属層がむき出しとなっている。内部の回路の、入出力と電源をパッドに接続しなければならない。電源配線は、マスター上で電源用パッドに接続済みなので、コア（設計した回路）の入出力(Z, A, B, SEL)とパッド間を第2層メタル(SM)で接続する（クリックで、コアからパッドへの配線例を表示）。

      各エリアの端のパッドは、電源ピンとして予約されているため（本ページ上のほうの、エリアの解説図参照）、入出力(IO)用には使用できない。電源パッド以外のパッドは、エリア内であればどこを使用してもよい※。

      ※ パッドには、通常、ESD（静電気対策）やIOバッファ回路が付属しており、電源が必要である。他のエリアのパッドを使用するためには、他のエリアにも電源を供給する必要がある。

      Fig.5.8

    6. ラベルの作成
      LVS（回路図とレイアウトと回路図の自動比較）ができるように、電源(VDD, VSS)、入力(A, B, SEL)、出力(Z)のパッドに名前を付ける。また、上側両端のパッドと下側両端のパッドに、電源(-)(VSS)の名前を付ける。

      1. パレットでラベルを付けるレイヤー(SMtext)を選択
      2. レイアウトエディタの、ツールバーにあるラベルのアイコン(Create Label)をクリックし（エル・キー）、Create LabelフォームでLabel（配線名）とHeight = 100（表示する文字の大きさ）を入力して、名前を付けたい場所をクリックする。ただし、第2層メタル(SM)の上をクリックしないと、文字が表示はされても、パッドに名前がつかないので注意。ラベルを付け終わったら、ESCキーで終了。

      Fig.5.9

      [注意] SMレイヤー、SMtextレイヤーの色は、両方シアンなので、レイヤーを間違えないように注意すること。
      [重要１] 回路図の配線名（またはポート名）とレイアウトの配線ラベルが一致していることを確認。大文字、小文字、！のあるなしも合わせること。
      [重要２] CMOS回路の構造上、VSSは半導体基板を通じてチップ全体の電源(-側)に繋がっている、このため、後述のLVSによる設計検証でエラーが発生しないように、4領域の電源(-側)のパッドに同じ名前(VSS)を付けておく。

    レイアウトが完成したら、保存するのを忘れないように。引き続き実習を行う場合も、レイアウトエディタと、CIWをいったん終了すること。

  2. DRC

    レイアウト検証(DRC)では、設計規則に違反したレイアウトを自動検出する。DRCエラーが完全になくならないと、その設計データに基づいて製造をすることはできない。ここでは、設計検証ツールとして、Mentor Graphics社のCalibreを使用する。

    新規にログインした場合は、統合環境とDRC用の環境設定を行う。前の実習から引き続いて実習を行う場合は、設定の必要はない。

    vlsi> cd  ~/ic1
vlsi> setlic 1    (Cadence用の環境設定番号を指定）
vlsi> setlic 6   （Calibre用の環境設定番号を指定）
vlsi> virtuoso & （統合環境の起動コマンド）
    1. 検証ツールの起動
      1. Library ManagerでセルMUX2のlayout viewを開く
      2. レイアウトエディタのメニューから、[Calibre] → [Run nmDRC]を選ぶと、Calibre InteractiveとLoad Runset Fileフォームが起動する
      3. Load Runset FileフォームはCancelする

    2. 検証ツールの設定
      1. Calibre Interactiveの左側のRulesボタンをクリック
      2. DRC Run Directory欄の右側にある ... ボタンをクリックし、ディレクトリ DRC を選択（シングルクリック）
      3. DRC Rules File欄の右側にある ... ボタンをクリックし、ルールファイル（設計規則が書き込まれたファイル） drc.rul を選択
      4. 左側のInputsボタンをクリックし、Export from layout viewer にチェックが入っていることを確認
        • チェックされていなければ、チェックを入れる
        • File: および Top Cell: は自動で設定されるので変更しなくてよい。

      [参考] DRCツールや次項のLVSツールは、多数のファイルを自動生成するため、ワーキングディレクトリとは別のディレクトリで行わないと収拾がつかなくなる。ここでは、DRC専用に予め用意したDRCというディレクトリを使用するため、DRC Run Directory欄にディレクトリ DRC を指定した。

      Fig.5.10

      Fig.5.11

    3. DRCの実行
      Calibre Interactiveの左側のRun DRCボタンをクリックすると、DRCが始まる。レイアウトを編集した後に保存していない場合は、レイアウトを保存するかどうか聞いてくるので、Yesをクリックする。DRCが終了すると、DRC RVEというツールが起動する。

      DRCエラーがなければ、チェック欄の全てのチェックリストに緑のチェックマークがつき、DRC Summary Reportウインドウの最後のほうに、Total DRC Results Generated: 0 と表示される。DRCエラーがある場合は、チェック欄に赤の×マークがが表示される。右上欄には、エラー箇所番号が表示され、下欄にエラーの原因が表示される。

      Fig.5.12
      DRCエラーがある場合

      Fig.5.13
      DRCエラーフリーの場合

    4. エラーの修正
      エラー番号(上図では、Check欄のSC_F63, SC_G63)に付けられた×マーク左の+をクリックして展開すると、エラーの発生箇所がリストされている。この例では、エラー番号SC_F63のエラーがMUX2の中に4個発生している。下側の欄には、エラーの説明が表示されるので、どのようなルールに違反したか確認する。上図の例では、SC-M(第2層メタル)の間隔が、0.6um以上必要であることを指摘している。

      DRC RVEでは、エラーの箇所をレイアウトエディタ上に表示する機能がある。右上欄のエラー箇所番号をダブルクリックすると、レイアウトエディタの上で、エラー箇所がハイライト表示される。また、DRC RVEのメニューから、[Highlight] → [Zoom To Highlight]を選んでからエラー箇所番号をクリックすると、レイアウトエディタでエラー箇所がズームされる。複数のエラー箇所をハイライトすると、どのエラーがどのハイライトに対応しているのか分からなくなるので、メニューより、[Highlight] → [Clear Highlight]で、これまでのハイライトを消すことができる。修正とRun DRCを繰り返し、全てのエラーを取り除く。

      [参考] マスタースライス方式では、メタル層のみを設計するため、適切にSnap Spacingが設定されていればDRCエラーが発生することはまずない。もし、エラーが発生したなら、編集作業中にマスターの位置が原点からずれた可能性が高い。レイアウトエディタで、マスターのレイアウトパターン（MOSFETなど）をクリックして、Property Editor 欄で、Origin = [0, 0] となっているか確認しよう。

    5. 設定の保存と終了
      エラーが修正できたら、DRC RVEのメニューから、[File] → [Exit]で終了。さらに、Calibre Interactive のメニューから、[File] → [Exit]を選ぶと、Save Settings?フォームが表示されるので、Yesボタンをクリックする。Save DRC Runsetフォームが現れるので、drc.runset と入力してOKボタンをクリックする。これで、DRCの設定が、drc.runset のファイル名で保存されたので、次回の起動時は、Load　Runset Fileフォームで、このファイルを指定すれば同じ設定でDRCを行うことができる。

      [注意] CalibreはCentOSとの相性が悪いらしく、CentOSの端末を使用している場合は、たまにキーボードが使えないことがある。その場合は、終了時に表示される Save Settings?フォームで、Noボタンをクリックし、設定の保存をスキップする。

  3. LVS(Layout vs Schematic)

    DRCは、レイアウト上の物理的な寸法や位置関係を調べており、配線の誤りやショートは検出できない。このため、レイアウト対回路比較(LVS)のツールを用いて、レイアウトから作成した回路図と、シミュレーションの際に作成しておいた回路図を比較することにより、レイアウトデータと設計した回路が一致していることを確認する。半導体メーカは、DRCにパスしていれば製造が可能である。しかし、設計データにLVSエラーがあった場合、回路は設計者の意図通りに動作しない。

    1. スクリプトプログラムのパスの設定 テキストエディタ（emacsなど）で、環境設定ファイルの下記の部分を修正する。

      vlsi> emacs  ~/.cshrc &
      修正前
        ~/design/vdec800/bin
      修正後
        ~/ic1/bin
      修正後したら .cshrc を保存し、設定を読み込む。 
      vlsi> emacs  ~/.cshrc &
vlsi> source  ~/.cshrc
    2. LVS用実行スクリプトの編集
      テキストエディタ（emacsなど）で、下記のようにLVS実行用スクリプトプログラムの環境変数の設定を修正する。 
      vlsi> emacs  ~/ic1/bin/calbr080 &


      set SOURCEPATH = netlist_lvs_upper
set VIRTUOSOINVOKEDIR =~/ic1
set RULEFILEDIR = ~/ic1/rules/sanyo080ga
    3. ネットリストの出力
      Virtuosoを使って、LVS用にネットリストを作成する。 
      vlsi> cd  ~/ic1
vlsi> setlic 1  （Cadence Virtuoso用の環境設定番号を指定）
vlsi> setlic 6  （Mentor Calibre用の環境設定番号を指定）
vlsi> virtuoso &
      1. Virtuosoの起動ウインドウ(CIW)のメニューより、[Tools] → [Library Manager...] を選び、Library Managerを起動
      2. Library Managerで、ライブラリ ic1 をクリックしてから、メニューより、[File] → [New] → [Cellview...] を選び、New File フォームで、下記のセルVERIFICATIONを作成
        Libraryic1
        CellVERIFICATION
        Viewschematic
        Typeschematic
        Open withSchematics L
        Always use this application for this type of fileCheckを入れる

      3. 回路図エディタで、MUX2のシンボルを呼び出して配置し、Check and Saveボタンで保存する
        [注意] シンボルを置くだけで配線等はしないので、警告が表示されるが無視してよい。
      4. 回路図エディタのメニューより、[Launch] → [ADE L]を選ぶ
      5. ADE Lのメニューより、[Simulation] → [Netlist] → [Create] （2回目以降は、[Recreate]）
      6. ネットリストが生成され、テキストエディタに表示されたら、エラーがないことを確認して、テキストエディタとADE Lを終了（[Session] → [Quit]）
      7. VERIFICATIONを表示した回路図エディタも閉じてよい（[File] → [Close All]）
    4. LVSの実行
      setlicを実行したターミナルで以下のコマンドを入力する。 
      vlsi> cd  ~/ic1/LVS
vlsi> lvsnet
vlsi> calbr080  lvs  ic1  MUX2  （ic1はライブラリ名、MUX2はレイアウト名）
      [参考] lvsnet は、VDECから提供される ~/ic1/bin/netlistmodify に次の変更を加えたもの。 
      set SOURCEPATH = ../sim/VERIFICATION/hspiceD/schematic/netlist
set NETLIST_ORG = $SOURCEPATH/netlist
#set NETLIST_ORG = netlist
      コマンドを実行すると、検証ツールCalibreが起動し、ターミナルにLVSの結果が表示される。下記のような表示があれば、レイアウトと回路図が一致しているので、LVSを終了する。終了は、ターミナル上で、:q! を入力する。ターミナルのウインドウが小さい場合は、表示が隠れているかもしれないので、キーボードの上下矢印キーでスクロールさせる。

      Fig.5.14

    5. エラーの修正
      下記のように表示された場合は、LVSの結果に何らかの問題がある。Calibreを一旦終了する。

      Fig.5.15

      1. VirtuosoのLibrary Managerで、Library = ic1, Cell = MUX2, View = layout をダブルクリックして、設計したレイアウトを表示させる（既にレイアウトを表示済みであれば、新しく起動する必要はない）
      2. レイアウトエディタのメニューより、[Calibre] → [Start RVE...] を選択
      3. Calibre RVEフォームが表示されるので、Database Type欄でLVSにチェックしてから、Databese欄右側の ...ボタンをクリック
      4. Select LVS Database Directoryフォームが表示されるので、LVS/lvs_svdb を選んでOKボタンをクリック
      5. Calibre RVEフォームのOpenボタンをクリック

        Fig.5.16

      Calibre RVEウインドウの左側のNavigator欄で、Comparison Resultsを選ぶと、右側Comparison Resultsタブ内に、エラーの種類（上側）とレイアウトと回路図それぞれのエラー箇所（下側）が表示される。

      エラーを示す赤×マークの左の+をクリックして展開すると、エラーの種類別にエラーがリストされている。下図の例では、レイアウトと回路図の間に一致しない箇所(Discrepancies)があり、ポートの不一致(Incorrect Ports)であることが示されている。右下欄を見ると、LAYOUT NAME（レイアウト側）が misssing port、SOURCE NAME（回路図側）が SEL となっている。つまり「回路図のSELに対応するポートががレイアウトに存在しない」ということを意味しているので、SELのラベルが、正しいレイヤーで、正しい位置（配線の上）に書かれているか確認する必要がある。

      Fig.5.17

      エラーが修正できたら、RVEのメニューから、[File] → [Exit]で終了。

  4. 設計者のIDパターンの作成

    レイアウトが完成したら、下記の要領で、空き面積に、第2層メタル(SM)レイヤーで、設計者を判別するためのIDパターンを入れておく。マスターのパターンと重なってもよい。通常の設計では、IDパターンの作成は必要ないが、ここでは、提出された課題レポートの識別コードとして使用するので描き忘れないように。（描き忘れていると未提出扱いとなるかもしれない）

    1. レイアウトエディタのメニューより、[Options] - [Display...]
    2. 細かい寸法設定を行うため、下記のようにグリッドを設定し直す。
      Grid Controls Minor Spacing0.1
      Major Spacing1
      X Snap Spacing0.1
      Y Snap Spacing0.1
    1. パレットで、SMレイヤーを選択
    2. レイアウト画面のメニューより、[Create] → [Shape] → [Rectangle] を選択し（または B キー）、設計した回路近傍の空き面積を適当にクリックして四角形を描く
    3. レイアウト画面のメニューより、[Tools] → [Create Ruler] を選択し（または k キー）、先程作成した四角形の角をクリックし、定規を表示させる。もう一点をクリックすると定規の他端が確定する。ただし、定規の長さは、名列番号を使用して、次のように決める。垂直方向 = (名列番号の上1桁)um, 水平方向 = (名列番号の下2桁/10 + 1)um。定規の単位はumとなっている。
    4. 定規を消す場合は、レイアウト画面のメニューより、[Tools] → [Clear All Rulers] （または Shift + k キー）
    5. レイアウト画面のメニューより、[Edit] → [Stretch] を選択し（または s キー）、先程作成した四角形の辺をクリックすると、辺を移動させることができるので、四角形を上記の定規の縦横寸法と一致するように変形させる。
[参考] 光の波長サイズの配線層パターンは、光学顕微鏡で観察すると、光の干渉により、様々な色に見える。この現象を利用して、設計チームや個人のロゴマークを挿入している歴史的有名チップも多い。顕微鏡で丁寧に探さないと見つからないため、マイクロアートとも呼ばれている。

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