Library Managerでセルtb_lpf2を選び、メニューから [File] → [New] → [Cell View...]　を選ぶと、Crate New File フォームが表示されるので、下記のように入力してOKボタンをクリックする。

Library	digi
Cell	tb_lpf2
View	config
Type	config
Open with	Hierarchy-Editor

Hierarchy Editor (HED)ウインドウとNew Configurationフォームが起動する。New Configurationフォームで、Top cell 欄のViewをschematicに変更。さらに、Use Template... をクリックすると、Use Templeteフォームが表示されるので、Template - Name のリストから spectreVerilog を選択する。Stop List には、この設計の階層構造の最下位のセルのviewを指定するが、通常は変更しなくてよい。New ConfigurationフォームのOKボタンをクリックして設定を確定する。Hierarchy Editor ウインドウには、このセルの中の全ての階層で使用されているLibrary, Cell, Viewのリストが自動的に作成される。セルopa_fd0の行で右クリックし、現れたメニューから[Set Cell View...] → [veriloga] を選ぶ。HEDのView to Use欄がverilogaになったことを確認。これで、opa_fd0のViewとして、verilogaが使用される。Recompute（再構築）のボタンをクリックする。[注意] この際、Update Sync-upフォームが表示された場合には、Select欄のチェックを外しておくこと。フロッピディスク・アイコンをクリックして設定を保存すると、Library ManagerのView欄にconfigが表示される。HEDと回路図エディタは、終了してもよい。

Hierarchy Editor

Library Managerから、セルtb_lpf2のconfig viewをダブルクリックすると、Open Configuration フォームが現れるので、Configuration = no, Top Cell View = yes を選んでOKをクリック。Configurationをyesにすると、HEDが起動する。Top Cell Viewをyesにすると、回路図エディタが起動する。

[参考] 複数のviewを切り替えてシミュレーションを行う場合や、Verilog-HDL(Verilog-D)記述を含むシミュレーションを行う場合は、config view から回路図エディタを起動する必要がある。回路図（ネットリスト）のみやVerilog-Aのみによる記述の場合は、schematic viewをダブルクリックして回路図エディタを立ち上げてもよい。

config viewから起動したtb_lpf2 の回路図エディタのメニューで、 [Launch] → [ADE XL]を選ぶ。Launch ADE XLの小さなフォームが現れるので、Create New Viewを選択してからOKボタンをクリック（※）。さらに、 Create new ADE XL viewフォームが現れるので、Cellがtb_lpf2, viewがadexl（シミュレーション手順を記述するview）になっていることを確認して、OKボタンをクリックする。Virtuoso Analog Design Environment XL(ADE XL)ウインドウが起動し、Library ManagerのView欄にadexlというviewが作成される。

※ すでに、adexl view を作成済みの場合は、Launch ADE XLフォームで、Open Existing View のほうを選ぶこと。

ADE XLのツールバーで、Create Testのアイコンをクリックし、Choose Designフォームでtb_lpf2が選ばれていることを確認してOKボタンをクリックすると、ADE XL Test Editorが起動する。このウインドウで回路シミュレーションのための各種設定を行う（※）。

※ 以前に作成したシミュレーション設定を使う場合は、Create Testボタンにより新規にシミュレーション設定をする必要はない。左の Data View 欄で Tests の左の+マークをクリックして設定リストを展開し、ライブラリ：セル名　の行をクリックすると、以前に作成した設定で ADE XL Test Editor が起動する。

ADE XL Test Editorのメニューから、[Setup] → [Simulator...] を選ぶと、Choosing Simulator フォームが現れる。Simulator 欄が spectreになっていることを確認。他のシミュレータが選択されていたら、Simulator 欄をクリックして、リストからspectreを選ぶ。OKボタンをクリックしてChoosing Simulator フォームを閉じる。

[注意] ここでシミュレーションを行うlpf2は、トランジスタモデルを含んでいない（OPAがVerilog-Aで記述されている）。従って、トランジスタモデルを指定しなくても、シミュレーションが実行できる。

ADE XL Test Editorウインドウ

ADE XL Test Editorのメニューから、[Analyses] → [Choose...]を選ぶか、右側のChoose Analysesボタンをクリックすると、Choosing Analyses フォームが開くので、以下の設定を行う。この設定では、AC解析（周波数特性解析）が100Hz ~ 1GHzの範囲で、過渡応答解析が0s ~ 1msの範囲で行われる。

(1) 周波数特性解析（AC解析）の設定

Analysis	ac
Sweep Variable	Frequency
Sweep Range	Start-Stop Start = 100 Stop = 100M
Enabled	checkする

(2) 過渡応答解析(TRAN解析)の設定

Analysis	tran
Stop Time	1m
Accuracy Defaults	moderate
Enabled	checkする

(3) 直流解析(DC解析)の実行解除

Analysis	dc
Enabled	checkを外す

次にグラフ表示する出力ノードを選択するため、ADE XL Test Editorウインドウ右側の、Setup Outputsアイコンをクリックする。Setting Outputsフォームが表示される。From Schematicボタンをクリックすると、回路図にフォーカスが移動するので、電圧を調べたい配線を選ぶ。選ばれた配線は色が変わる。ここでは、入力と出力の配線を各1個選んでおく。なお、赤い四角で表示されている端子（Pin）部分を選ぶと、電流を測定できるが、ここでは、電圧だけ観測すればよい。必要な配線やPinを選び終わったら、ESCキーを押して、選択モードを解除し、Setting OutputsフォームのOKボタンをクリックして終了する。

[参考] 配線名は番号で表記されるため、解りにくいと感じるなら、配線名を付けてから、調べたい配線をクリックするとよい。配線名を付けるには、回路図エディタのツールバーより、Create Wire Name（配線にabcと書かれたアイコン）を選ぶか、メニューより[Create] → [Wire Name...]を選ぶ。

Virtuoso Analog Design Environment XL (回路図のほうのウインドウ）のメニューから、[ADE XL]→[Run] → [Single Run, Sweeps and Corners]を選択するか、ツールバーで、緑色の三角アイコン（Run Simulation）をクリックすると、シミュレーションが実行される。

シミュレーションが終了すると、自動的にシミュレーション結果がグラフ(Virtuoso Visualization Tool : WaveScan)に表示される。左側が過渡応答解析、右側が周波数特性解析の結果となっているはずだ。メニューから、[Trace] → [Trace Cursor], [Trace] → [Vert Cursor]などを選ぶと、グラフ上のカーソル位置の数値が表示される。Calculatorを使用すると、位相やデシベルの計算など各種のデータ処理ができる。ボタンやメニューをいろいろクリックして、ポールの周波数の読み取りや、低周波利得の読み取り、位相の周波数特性の表示、振幅のdB表示などもできるので、時間があれば、いろいろと試してみよう。

グラフ表示ウインドウには、波形も表示される。必要ならば、Strip Chart Modeボタンをクリックして、波形毎に別のグラフにする。入出力間の振幅や位相が正しいか確認すること。この回路(lpf2)では、20kHzの信号は、入力に比べて出力が少し減衰しているはずである。

グラフ表示ウインドウは、メニューより [File] → [Close]を選んで終了。ADE XL Test Editorのメニューから、[Session] → [Quit]を選んで、ADE XL Test Editorを終了。また、ADE XLは、[File] → [Close]で終了させる。