5. アナログモジュールの作成

ここでは、連続時間フィルタRCF (Reconstruction Filter)を作成する。Library Manager のメニューから [File] → [New] → [Cell View...] を選び、下記のように入力してOKボタンをクリックする。Toolを選択すると、自動的にView Name が設定される。暫くして、回路図エディタが起動するので、下記の連続時間LPFの回路図を入力しよう。

Librarydigi
Celllpf2
Viewschematic
Typeschematic
Open withSchematics XL
Always use this applicationCheckを入れる

Fig.5.1
連続時間LPFの回路例

使用部品リスト
部品種類LibraryCellView
OPAkanazawaopa_fd0symbol
抵抗analogLibressymbol
容量analogLibcapsymbol

C11などの部品ラベルは自動的に振られるので、上の回路図と違っていても(または、表示されなくても)問題ない。部品のインスタンスの呼び出しは、回路図エディタのツールバーからCreate Instanceボタンを利用するか、i キーを押すと、Add Instanceフォームが現れるので、Browseボタンをクリックして、Library Browserを起動し、部品を選ぶ。ESCキーを押すとAdd Instanceフォームが終了する。 また、インスタンス呼び出しした部品の向きを回転はr キー、部品の上下反転はCTRL+rキー、部品の左右反転は、Shift+rを使用するので、覚えておくと便利だ。各コマンドを実行すると、そのコマンドの実行モードが維持されるので、常にESCキーでコマンド実行モードを解除するようにするとよい。

Fig.5.2
回路図エディタのツールバー(マウスカーソルを通過させると機能名称が表示される)

入力端子と出力端子は、外部回路との接続のため、Pinを接続して名前をつけておく必要がある。ツールバーでCreate Pinボタンをクリックすると、Add Pinフォームが現れるので、下記の設定を行い、回路図エディタにPinを追加する。回路図が完成したら、くれぐれも保存するのを忘れないように。保存は、ツールバーの保存ボタン(フロッピにチェックマークが付いたアイコン)またはメニューから[File] → [Check and Save]で行う。自動的に回路図がチェックされ、接続のおかしいところがあれば、エラーメッセージが表示される。

Pinリスト
Pin NameDirection
inpinput
inninput
outpoutput
outnoutput

ここで使用したOPAは、トランジスタ回路図とVerilog-Aによる動作モデルで記述されたViewを持っている。Library Browser で、ライブラリ sample_kanazawa に含まれている opa_fd0のschematic viewとveriloga viewをダブルクリックして内容を調べてみよう。schematic viewをダブルクリックすると、回路図エディタが起動する。回路図エディタを終了するには、メニューから[Window] → [Close] を選ぶ。veriloga viewをダブルクリックすると、テキストエディタが起動する。Verilog-Aの記述内容は、直流差動利得だけをパラメータで与えた理想特性のモデルであることがわかる。opa_fd1も調べてみると、周波数特性や出力インピーダンスを考慮した少し詳しい動作モデルであることが分かる。トランジスタ回路であるschematic viewのOPAを使用してシミュレーションを行うと、正確な特性を調べることができるが、トランジスタ回路のシミュレーションは時間が長くかかるため、最終チェックの段階までは、Verilog-Aによる動作モデルを使用する。

[注意] opa_fd0のシンボルは、Verilog-A動作モデル用であるため、直流電源を接続するための端子(Pin)がなくてもよい。言うまでもなく、トランジスタレベルの回路では電源に接続する必要がある。

配線が完了したら、各部品の素子値を設定する。素子値の設定は、ツールバーのプロパティボタンをクリックするか、CTRL + q を押して行う。Edit Object Propertiesフォームが表示されるので、Resistance欄またはCapacitance欄に値を入力してOKをクリックする。単位を入力する必要はない。

Fig.5.3
回路図エディタのツールバー

部品ラベル値 (ohm または F)
R1a, R1b36k
R2a, R2b36k
R3a, R3b36k
R4a, R4b18k
C1a, C1b100p
C2a, C2b100p

Verilog-HDLおよびVerilog-Aを入力したCellでは、シンボルは自動的に作成されるが、回路図エディタで作成したCellは、自動ではシンボルが作成されない。回路図エディタに回路記号として呼び出すためには、symbol viewが必要なので、ここで作成しておこう。 回路図エディタのメニューから、[Create] → [Cellview] → [From Pin List...] を選択すると、Cellview From Pin List フォームが現れる。Input Pins, Output Pins, IO Pins欄にそれぞれ、回路図に付けたPin名を入力する。複数ある場合は、スペースで区切る。Cell Name 欄にCellの名前(lpf2)を入力してOKボタンをクリックすると、そのCellにsymbol viewが作成される。Library Manager で、作成したsymbol viewをダブルクリックすると、シンボルエディタが起動する。デフォルトでは、四角いシンボルなので、形状やピンの方向が気に入らなければ、好みに応じて編集する。


[Table of Contents] [Next]


お問い合わせはこちらまで: kitagawa@is.t.kanazawa-u.ac.jp

Copyright (C) 2009- Akio Kitagawa, Kanazawa Univ.