vlsi> cd  ~/d
vlsi> setlic 2
vlsi> setlic 1
vlsi> virtuoso &  （統合環境の起動コマンド）

以上により、集積回路工学第1のレイアウト実習のときと同じくCadence社のCIW (Command Interpreter Window) が現れる。

Command Interpreter Window

CIWのメニューから、[Tools]→[Library Manager...]を選んでLibrary Manager を起動する。Libraryは設計データ全体であり、Cellは回路ブロックのデータを表している。Cellは複数のViewを持つことができる。例えば、ライブラリ sample_kanazawa に含まれるセル inv は、回路図(schematic)、Verilog-HDL動作記述(behavioral)、回路記号(symbol)のデータを持っている。さらに、フルカスタム設計方式で設計を完成させるためには、レイアウト図(layout)のデータも必要となる。この他に、多くのViewが定義されており、必要に応じて使い分けることになる。ここでは新規に digi というライブラリを作成し、この中で設計を行う。Ligrary Managerのメニューより、[File] → [New] → [Library...]を選ぶと、New Libraryフォームが表示される。Name = digi, Directory = libraries （正確なパスは、~/d/libraries）として、OKボタンをクリックする。Technology File for New Libraryフォームが現れるので、Compile an ASCII technology file にチェックしてから OK ボタンをクリック。Load Technology Fileフォームで、Browse...ボタンをクリックし、rohm180technology_ic6.tf を選び、Open ボタンをクリックして、Load Technology Fileフォームをクリックする。テクノロジファイルのロードに成功した旨のメッセージが表示され、Library Manager の Library欄にライブラリ digi が表示される。

ライブラリの構成例

階層の名称	構造例						説明
Library	kanazawa						設計データ全体
Cell	inv			nand2			回路モジュール
View	schematic	behavioral	symbol	schematic	behavioral	symbol	Cellの表現形式

Viewの例

View	説明
schematic	回路図
layout	レイアウト図（今回は使用しない）
extracted	レイアウトから抽出した回路図（今回は使用しない）
symbol	回路図記号
functional	Verilog-HDLの構造記述（論理合成後のVerilog-HDL記述）
behavioral	Verilog-HDLの動作記述（論理合成前のVerilog-HDL記述）
veriloga	Verilog-A記述
config	コンフィグレーション（使い方は後述）
adexl	シミュレーション条件や評価結果のデータ